失效分析 赵工 半导体工程师 2023-02-21 08:48 发表于北京

按照最终外形来看，现在有无数种封装方式，这个实在是太多了，比如 QFP,QFN,SOT,DIP,BGA 等等，所以我们今天不以这种方式介绍。所以现在按照封装的发展历史来介绍，以封装工艺的方式来分类。

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第 1 代封装：wire bond（俗称，打线）

这种封装方式是最早出现的，虽然是第一代技术，但是直到现在也有很多芯片使用这种方式来封装，就是因为技术成熟，成本低。最后封装成的模样就是这样子的。

先聊一下这种封装流程

1切割

在封装厂拿到 wafer 之后，先把 wafer 进行切割，得到一颗一颗的芯片，将那些 CP 测试（下一次我们再聊测试）通过的芯片单独拿出来。这里要说一个问题，一颗芯片从在没有做任何处理之前，那些引脚是长这个样子的，如下图左下角的方形图案（你先忽略那两个圆形的东西，后面我就知道那两个圆形是怎么来的了），这些引脚也有一个名字，叫做 pad。

2固定在 lead frame 上

将芯片放到 lead frame 上，并且用银浆固化，其实就是将芯片和 lead frame 的底部粘住啦。lead frame 可以理解为引线框架，他是一个阵列结构，如下图

就是将芯片放到中间的凹槽，四周都是我们最终看到的引脚。在最终结束工艺之后，就把这些引脚“剪开”，然后掰弯，最终形成我们看到的样子。所以第二步完成之后，从侧面看的话是下图这个样子。

这里要注意，就是芯片必须是正面朝向，当正面朝上的时候，pad 也是朝上的。lead frame 的引脚在两侧。

3打线

用金线（或者是铜线，铝线）将芯片的 pad 和 lead frame 连接起来。线的种类会根据芯片的不同制程，或者是根据芯片 pad 的不同结构来决定使用金线或者是铜线。在打线时，先让金线在低端形成一个金球。

然后将金球压倒芯片的 pad 上，然后通过施压压力或者改变温度来焊接到 pad 上，这就会在 pad 上形成一个圆点，上面第二张图中的圆点就是这么形成的。

然后将金线拉升，并且移动到 lead frame 上方。当然不要担心金线会断，因为金线不是固定长度。可以在上面自动生成金线。所以是这个样子的。

然后再将末端的金线压到 lead frame 上，再侧向划开，切断金线，所以会在 lead frame 上会形成切断金线后的鱼尾形状（我画不出鱼尾形状啦）。最终是这个样子。

4注塑

也叫塑封。就是将连接好的芯片和 lead frame 放到模具中。然后将塑封材料灌进去。加热之后这些材料变成液体，再把芯片，金线和 lead frame 都包住。

5包装

注塑完成后，工作就比较简单了，比如在芯片顶部打字，打 logo。除去 lead frame 上多余的塑封材料。在 lead frame 上电镀一层特殊材料，防止外部环境对于引脚的破坏（比如潮湿，高温等等）。最后将 lead frame 剪开，得到我们想要的引脚方式。

上面这五部就是 wire bond 封装方式最简单的流程。这一套工艺在现代封装技术中已经很成熟了，成本也低。但是里面的很多细节还是比较关键的。比如这些制程里面对温度的控制，特别是在拉线过程中，金线的弧度，高度以及拉力，金球的大小等等。这些参数直接影响芯片的质量，甚至会使芯片无法使用。

第 1.5 代封装：CSP（Chipe-Size Package）

在上面的 wire bond 中，有一个很大的问题，就是最终出来的芯片比实际的芯片要大很多，因为 lead frame 和芯片之间是有距离的。为了解决这个问题，人们发明了 CSP 封装技术。它的思想很简单，就是去掉 lead frame，用一块基板代替。

基板的作用就是将导线从 pad 引过来之后，基板里面有自己的一些电路，将这些导线引到下面的焊接点上（焊接点也是球型）。这样就形成了外部电压通过焊接点，基板（导线）与芯片的 pad 交流。

所以最终出现的芯片是这样的。当然下面的芯片有可能不是用这种方式封装，但是最终的样子是一样的。

第 2 代封装:flip chip（倒装封装）

在聊完上面两种方式之后。我们会发现一个问题，不能批量化操作，也就是必须在晶圆切割成每个芯片之后才能封装，成本太高。为了解决这个问题，发明了 flip chip 这种方式。

只所以叫做倒装，是因为在前面的封装方式中，芯片是正面朝上放到基板上面的。而 flip chip 是正面朝下放置。

这种封装方式有一个特殊的工艺流程，就是 bump。大家可以理解为长金球（锡球）。

要想长金球，首先要做的就是重新布局芯片 pad 的的位置，利用和芯片制造中相同的后段技术，将边缘部位的 pad，安排到芯片中央来。这句话就是 bump 的核心目的。

大体思路就是将芯片的 pad 通过导线（红色）借接出来，然后在想要的位置上重新做一个 pad，实际图形长这样子，中间的哪些深色部分就是导线。

大家可能会问，为什么不在芯片的 pad 上直接长锡球呢？因为当芯片的引脚太多时，直接长金球的方式危险系数会大大提高，很容出现两个引脚短接的情况。这样重新分配 pad 布局的过程叫做 RDL（re-distribution layer）。准确的说它是指连接新 pad 和旧 pad 的这一层，但是大家在使用的时候，就不再区分，直接把这个过程叫做 RDL。

到这里之后，后面一步就是 bump，也就是长金球（锡球）。长金球的过程就不再多说了，和芯片制造工艺中的曝光，刻蚀差不多。最终形成的是这个样子。

直到长完球（bump）之后，整个 wafer 还没有被切割，所以这些都是批量操作，成本特别低。这些操作完成后再进行晶圆级测试。也正是因为 bump 过程是在 wafer 上制作的，所以大家都把它叫做 WLCSP（wafer level CSP）。

测试完成之后再切割，把好的芯片拿出来。最后倒扣到基板上面。就这样，外部电压通过焊接点以及 bump 产生的球与芯片交流。

这种封装方式，最省面积，封装出来的芯片大小和原始大小相差不大。所以这种方式也是比较主流的封装方式，一般用在高端产品上。在这一套流程中，bump 的过程是最为关键的，包括球的大小，导电性等等。

第 3 代封装技术：InFO，HBM，CoWos

通过上面两代封装技术的发展，芯片封装技术已经可以满足大部分的需求了，但市场往往是解决一个需求之后，又会产生最新的需求。通过 flip chip 技术，我们解决了芯片封装的大小问题。但是这种技术随着 pin 角增多也会出现很多麻烦，主要有下面两个方面。

1面积缩小，但是 pin 角增多

因为芯片在尽量缩小，pin 角在增多，芯片的面积已经不能装下这么多焊接点了。因为 flip chip 的封装方式是将所有的 pin 脚都集中在一颗芯片的下方，所以我们把这种方式另外取一个名字，叫做 FanIn 方式的封装，又叫扇入型封装方式。如下图

所以当 pin 角在增加的时候，芯片下面的面积根本不够摆放这么多焊接点

2时序要求高

高性能芯片需要多个芯片集成封装。现在高性能的芯片对于时序（Timing）的要求特别高，所以两颗芯片不能相距太远，这样的话会更利于两颗芯片进行信息交流，提高数据处理速度，降低发热。

在这两个需求下，产生了 InFO（integrated Fan-out）的封装方式。我们先看 Fan-Out 是什么意思。上面我们了解了 FanIn,那 fanout 就是刚好反过来。它是把引脚的焊接点引到芯片的外部，如下图。这样的话，即使芯片的 pin 角增多，也不会带来上面的困扰。

那 integrated 是什么意思呢？就是多个芯片集成封装。说白了，就是将多个芯片放在一起封装。将这两种技术合成在一起就是 InFO 封装方式。

我自己画了一个图来向大家稍微介绍一下吧。

假设有两个芯片，一个是逻辑芯片，一个是存储芯片。现在需要把这两个芯片封装在一起，而且这两个芯片的某些引脚是可以接在一起的。于是就运用了芯片制作里面的金属层布线的原理，在基板里面布线，然后将需要的连接在基板就完成，最后在基板的底部连接处焊接球。这样就可以达到，既可以将多个芯片封装在一起，也可以应付 pin 脚多的情况。上面这种两个芯片平行放置的方式较 Multi InFo 工艺。

如果像上面这种，两个芯片是垂直放置，这种叫做 InFO-PoP 结构。

很多人会问，这种封装方式不是面积增加了吗，毕竟占用了芯片以外的地方。其实从得到的好处来说，还是值的的。况且，InFo 的封装面积可能比各个分别封装的面积总和要少。

现在这种封装技术只是使用在高端芯片中，比如苹果的 A12 等，普通芯片是享受不了这种待遇的，因为真的很贵。台积电封装业务的很大一部分盈利都是靠 InFO 来的。

还有一种封装方式是叫 CoWos（Chip-on-Wafer-on-Substrate），是一种将芯片和硅片（基底）集成在一起的封装方式。这种封装方式只有台积电能做，而且是高度商业机密，技术不外露，所以我也知之甚少，在这里就不和大家介绍了。如果以后我了解到，再和大家更新。

当然第三代封装技术还有 AMD 推出的 HBM 技术，美光的 HMC 技术，其实都是大同小异。这里也不做介绍了。

来源：半导体封装工程师之家

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